Язык SystemVerilog для моделирования Соловьев Валерий Васильевич

Рассмотрена версия популярного языка проектирования SystemVerilog, предназначенная для моделирования. Достаточно полно описаны основные синтаксические элементы и конструкции языка с точки зрения их практического использования. Каждая конструкция языка сопровождается примером. Изложение материала не привязывается к определенной элементной базе или конкретному программному средству проектирования, поэтому материал книги может использоваться при разработке проектов как на микросхемах ASIC, так и на FPGA(ПЛИС).Язык SystemVerilog полностью наследует язык Verilog и предоставляет новые возможности для разработки больших и сложных проектов на самых верхних уровнях проектирования: системном, абстрактном и уровне транзакций. Кроме того, язык SystemVerilog включает новые языковые конструкции верификации проектов, обеспечивающие новые возможности для описания тестового окружения сложного проекта. В результате получился язык с очень широкими и разнообразными возможностями, которые трудно в деталях описать в одной книге. В предлагаемой книге, в основном, описываются подмножества языка и конструкции языка SystemVerilog, которые предназначены для моделирования: классы, утверждения, функциональное покрытие, рандомизация, а также программы, блоки синхронизации, события, семафоры, почтовые ящики и многое другое.Для специалистов в области разработки цифровых систем, научных работников, аспирантов, преподавателей и студентов соответствующих специальностей, может использоваться в качестве справочника, а также пособия для самостоятельного изучения языка SystemVerilog. Это и многое другое вы найдете в книге Язык SystemVerilog для моделирования (Соловьев Валерий Васильевич)